Hasil Pencarian  ::  Simpan CSV :: Kembali

Abstrak :
Filterasi citra adalah salah satu persoalan penting dalam pengambilan informasi dari hasil pemindaian citra satelit. Dalam perkembangan sistem satelit yang pesat ini, kebutuhan akan proses yang singkat amatlah penting. Salah satu solusi yang ditawarkan sekarang ini adalah dengan menggunakan perangkat keras yang dapat di konfgurasi dan dapat melakukan penyesuaian secara otomatis dalam melakukan filter terhadap citra hasil pemindaian. Dalam mewujudkan hal ini diperlukan alat programmable logic yang canggih, dalam tugas akhir ini digunakan Minx VirtexI untuk melakukan filterasi noise dad citra hasil pemindaian. Pengembangan desain filter median dilakukan dalam bahasa VHDL guna diimplementasikan dalam platform FPGA. Tugas akhir ini bertujuan untuk menghilangkan noise dad sebuah citra dengan resolusi 128x128 dengan menggunakan algoritma filter median, dimana dikembangkan dalam bahasa VHDL dan akan di implementasikan pada platform FPGA. Perangkat lunak MATLAB juga digunakan sebagai alai pembanding hash keluaran dad aigoritma yang dikembangkan dengan menggunakan bahasa VHDL.

Abstrak :
Dalam sistem giroskop serat optik, pengendalian suhu junction Super Luminance LED (SLED) sangat penting untuk menjaga akurasi pengukuran laju rotasi. SLED tersebut umumnya telah dilengkapi dengan pendingin termoelektrik (TEC) yang menyatu dalam satu kemasan metal. Dalam tesis ini, sistem pendingin termoelektrik tersebut dimodelkan berdasarkan fenomena fisika yang meliputi: efek Peltier, efek Joule, dan difusi termal. Persamaan diferensial yang terkait dengan fenomena fisika tersebut diaproksimasi dengan menggunakan metode Euler. Parameter model yang diperlukan ditentukan berdasarkan respon sistem terhadap perubahan arus SLED dan TEC yang diperoleh dari eksperimen dan hasil estimasi berdasarkan data sekunder yang diperoleh dari datasheet. Selanjutnya, model sistem pendingin tersebut disimulasikan untuk mengestimasi parameter PID dengan menggunakan metode pertama Ziegler-Nichols. Respon transien yang diperlukan diperoleh dengan cara mengubah secara mendadak arus operasi SLED dan TEC dari 0 menjadi 200 mA. Hasil estimasi parameter PID ini selanjutnya diimplementasikan ke dalam sistem FPGA (Spartan 6 LX9) yang dirancang sebagai sistem kendali PID digital 64 bit. Hasil pengujian mengindikasikan bahwa sistem pengendali suhu mampu mempertahankan suhu junction SLED pada suhu referensi tertentu dengan kepresisian sekitar 0,002°C. Suhu referensi tersebut dapat diubah mulai dari 20°C sampai 25°C, atau sebaliknya, secara bertahap dengan step maksimum tidak melebihi 1°C untuk menjamin agar sistem tetap stabil. ......In fibre optic gyroscopes, controlling junction temperature of Super Luminance LED (SLED) is important for maintaining accuracy of rotation rate measurements. Commonly, the SLED dan a thermoelectric cooler (TEC) is embedded in a metal package. In this thesis, the TEC has been modelled based on physical fenomena including Peltier efect, Joule efect, and thermal diffusion. The differential equations related to the phenomena have been approximated by using Euler method. The parameters of the model have been deteminated based on system response to the changes of SLED and TEC currents obtained from experiments and an estimation based on secondary data obtained from datasheet. Furthermore, the model has been simulated to estimate PID parametes by using the first Ziegler-Nichols method. Required transient response has been obtained from changing of both SLED and TEC currents from 0 to 200 mA. The estimated results have then implemented into FPGA system (Spartan-6 LX9) that is designed as a 64-bit digital PID controller. Experiment results have indicated that the control system can maintain junction temperature at a set point with precision about 0,002°C. The set point can be gradually changed from 20°C to 25°C, or viceversa, at steps no more than 1°C to ensure system stability.

Abstrak :
Penulis telah membuat sebuah alat Penghitung jumlah pengunjung dalam suatu ruangan yang dilakukan secara otomatis berbasis FPGA. Dimana pada alat ini kita mempergunakan sensor LDR sebagai komponen untuk mendeteksi pengunjung yang lewat dan keypad digunakan sebagai komponen untuk menginput jumlah kapasitas dalam suatu ruangan. Pada alat ini menggunakan menggunakan FPGA sebagai proses pengendali untuk menghitung serta buzzer sebagai penanda bahwa kapasitas telah penuh dari suatu ruangan. Implementasi dari alat ini adalah mampu melakukan perhitungan baik penambahan maupun pengurangan. Hasil perhitungan ditampilkan kedalam layar LCD. Bahasa pemograman yang dipakai dalam kendali FPGA adalah VHDL. Dalam pemograman dibagi menjadi dua yaitu program utama dan subprogram. Proram utama sebagai fungsi pengendali sedangkan pada subprogram sebagai fungsi tampilan ke layar LCD. Percobaan menunjukkan bahwa semua sistem berfungsi untuk digunakan dengan benar. ......Author designs automatic counters that counts number of visitors in a room. The device is develop based on FPGA. The tools used are LDR as a sensor for detecting passing visitors and keypad as components to set the maximum capacity of a room. Buzzer is used as the output device to signal audience that the room are full with visitor. The implementation of this tool is capable of performing the calculations for both the addition and subtraction. The calculation result is displayed into the LCD screen. VHDL is programming language used to the control FPGA. The programming is divided into two: main programs and sub programs. The main program as a fuction of controller while the sub program as a fuction of the display to the LCD screen. The experiment shows that all to function systems used correctly.

Abstrak :
Traditional laboratories are being complemented by virtual and remote laboratories. Students attend traditional laboratories in class and after hours perform experiments remotely, often from their home. There have been several remote laboratories that have been developed for a range of disciplines. This paper propose a remote laboratory for teaching FPGA and HDL at low cost. The remote laboratory is made of one server and multiple remote hardware sets. Each remote hardware set consists of one control board and at least one FPGA board. The Altera Development and Education (DE) Board is based on the Cyclone II ZC20 FPGA and is physically connected to the control broad. Both boards communicate with a computer server. The control board relays the FPGA inputs/outputs to the server, which in tums sends the status of the outputs to the client over the lnternet to visually display the results. Students use a computer client to perform experiments remotely on the F PGA. This architecture is designed to have high scalability and low data bit rate communication link with the average client requiring only a data rate of 450B/s. A FPGA board is planned to be used as a traditional laboratory during day and reassemble with a control board and a server to become a remote laboratory at night.

Abstrak :
Pengenalan ucapan atau disebut juga speech recognition adalah suatu pengembangan teknik dan sistem yang memungkinkan perangkat system untuk menerima masukan berupa kata yang diucapkan. Teknologi ini memungkinkan suatu perangkat untuk mengenali kata yang diucapkan dengan cara merubah kata tersebut menjadi sinyal digital dan mencocokkan dengan suatu pola tertentu yang tersimpan dalam suatu perangkat. Pola tertentu yang tersimpan pada suatu perangkat sebenarnya sampel kata yang diucapkan pengguna. Salah satu algoritma yang digunakan sebagai pemodelan dasar untuk pengenalan ucapan adalah Dynamic Time Warping (DTW). DTW digunakan sebagai algoritma untuk mencocokkan pola yang dimaksud dengan mengukur dua buah sekuensial pola dalam waktu yang berbeda[7]. Dalam penelitian ini akan dibahas mengenai perancangan IC pattern matching menggunakan algoritma DTW dan diimplementasikan pada sebuah Field Programmable Gate Array (FPGA). Algoritma DTW yang digunakan merupakan pengembangan dari algoritma standar yaitu FastDTW[13]. Perancangan difokuskan pada pembuatan layout Complementary Metal Oxide Silicon (CMOS) pada skala 0,18μm dengan metode semi custom. Layout ang terbentuk baik layout untuk IC DTW maupun layout - layout gerbang logika dasar penyusun IC tersebut, dapat dilihat behavior-nya. Dengan menggunakan Computer Aided Design (CAD) Electric behavior dapat diterjemahkan dalam bahasa hardware yang dikenal dengan Very High Speed Integrated Circuit Hardware Description Language (VHSIC HDL atau VHDL). Proses verifikasi dilakukan dengan membuat prototype perangkat keras menggunakan rangkaian ADC dan FPGA Spartan-IIELC yang telah diimplementasikan VHDL dari IC DTW. ...... Speech recognition is also called a development of techniques and systems that enable the device system to receive input of the spoken word. This technology allowsa device to recognize words spoken in a way to change the word into a digital signal and the match with a particular pattern stored in a device. Certain patterns that are stored on a device is a spoken word sample of users. One algorithm used as a basis for modeling of speech recognition is the Dynamic Time Warping (DTW). DTW is used as an algorithm to match the pattern in question by measuring two sequential patterns in different time [7]. In this research will be discussed regarding the design of the IC pattern matching using DTW algorithm and implemented on a Field Programmable Gate Array (FPGA). DTW algorithm used is the development of a standard algorithm that is FastDTW [13]. The design focused on making the layout of Complementary Metal Oxide Silicon (CMOS) on a scale of 0.18 μm with a method of semi-custom. Formed a good layout for IC DTW and layout of the basic logic gate, we can see his behavior. By using Computer Aided Design (CAD) Electric, behavior can be translated in hardware language, known as Very High Speed Integrated Circuit Hardware Description Language (VHSIC HDL or VHDL). The verification process is done by making a prototype hardware uses a circuit of ADC and the FPGA Spartan-IIELC that have been implemented VHDL from IC DTW.

Abstrak :
[ABSTRAK
FPGA merupakan piranti yang bersifat dapat dikonfigurasi-ulang (reconfigurable). Dengan mengambil keuntungan dari paralel hardware, eksekusi FPGA dapat lebih cepat dari pemrosesan DSP(Digital Signal Processor). Disain dan Implementasi Pengenalan wajah menggunakan FPGA, untuk mengidentifikasi citra wajah yang diberikan dengan menggunakan Fitur utama dari wajah. Dalam tesis ini Algoritma Artificial Neural Network metode Back Propagation disajikan, untuk mendeteksi pandangan frontal wajah. Extraksi Penciri citra wajah di lakukan dengan (PCA) dan identifikasi menggunakan Back Propagation. Citra wajah diambil dari 100 At&T Database menghasilkan 90 % acceptance ratio.

---

ABSTRACT
FPGA is a device that can be re-configured (reconfigurable). By taking advantage of parallel hardware, FPGA execution can be faster than processing DSP (Digital Signal Processor). Design and Implementation of face recognition using FPGA, to identify a given face image using the main features of the face. In this thesis Algorithm Artificial Neural Network Back Propagation method is presented, for detecting frontal view faces. Identifier face image extraction is done by (PCA) and identification using Back Propagation. 100 face images taken from At & T database generates 90% acceptance ratio.;FPGA is a device that can be re-configured (reconfigurable). By taking advantage of parallel hardware, FPGA execution can be faster than processing DSP (Digital Signal Processor). Design and Implementation of face recognition using FPGA, to identify a given face image using the main features of the face. In this thesis Algorithm Artificial Neural Network Back Propagation method is presented, for detecting frontal view faces. Identifier face image extraction is done by (PCA) and identification using Back Propagation. 100 face images taken from At & T database generates 90% acceptance ratio.;FPGA is a device that can be re-configured (reconfigurable). By taking advantage of parallel hardware, FPGA execution can be faster than processing DSP (Digital Signal Processor). Design and Implementation of face recognition using FPGA, to identify a given face image using the main features of the face. In this thesis Algorithm Artificial Neural Network Back Propagation method is presented, for detecting frontal view faces. Identifier face image extraction is done by (PCA) and identification using Back Propagation. 100 face images taken from At & T database generates 90% acceptance ratio., FPGA is a device that can be re-configured (reconfigurable). By taking advantage of parallel hardware, FPGA execution can be faster than processing DSP (Digital Signal Processor). Design and Implementation of face recognition using FPGA, to identify a given face image using the main features of the face. In this thesis Algorithm Artificial Neural Network Back Propagation method is presented, for detecting frontal view faces. Identifier face image extraction is done by (PCA) and identification using Back Propagation. 100 face images taken from At & T database generates 90% acceptance ratio.]

Abstrak :
Telah dibuat sistem akuisisi data EEG 16 kanal menggunakan ADS1299FE Texas Instrument, USA berbasis FPGA Zedboard Diligent,USA . EEG merupakan suatu divais yang digunakan untuk mengukur aktivitas kelistrikan pada permukaan kepala yang dikenal sebagai sinyal EEG. Sinyal EEG memiliki beda potensial 0.5-100 V dengan frekuensi 0.5 ndash; 40 Hz. Sistem akuisisi data EEG ini terdiri atas 2 buah chip ADS1299 yang terhubung secara Daisy-Chain yang diproses menggunakan FPGA Zedboard. Rancangan sistem akuisisi ini dapat dikonfigurasi ulang baik gain dan data ratenya. Pengaturan ulangini dapat dilakukan melalui program terminal pada komputer maupun dengan menggunakan perangkat lunak yang didisain khusus untuk sistem ini. Perangkat lunak tersebut dapat merekam dan menampilkan data hasil akuisisi secara real time. Validasi sistem akuisisi data EEG ini telah diuji menggunakan EEG Simulator NETECH Mini-Sim EEG , pengujian dilakukan pada frekuensi 2Hz dan 5Hz dengan rentang amplitudo 10 V, 30 V , 50 V dan 100 V. Hasil uji validasi pada frekuensi 2Hz diperoleh hasil pengukuran dengan maksimal deviasi 1.3 dan pada frekuensi 5Hz diperoleh hasil pengukuran dengan maksimal deviasi 1.8. ......Has been developed Electroencepharography EEG data acquisition system base on FPGA Zedboard Diligent, USA usin ADS1299FE Texas Instrument, USA . EEG is a device used to measure the electrical activities on the scalp. The voltage range of EEG signal are around 0.5 100 V with frequency 0.5 ndash 40 Hz. This data acquisition system consisted of 2 chips ADS1299 which were connected in Daisy Chain mode and processes using Zedboard. This acquisition system can be reconfigured both its gain and data rate. This configuration could modified both using terminal program or software specially design respectively. The feature of this software are data recording and display the EEG signal graphically in real time. The recorded EEG signal were validated using EEG Simulator NETECH Mini Sim EEG with frequency 2Hz and 5Hz and voltage test in 10 V, 30 V, 50 V and 100 V. The result of the validation test at 2Hz obtained measurement result with a maximum deviation of 1.3 and at a frequency of 5Hz obtained measurement result with a maximum deviation of 1.8 .

Abstrak :
Dalam penelitian ini, telah dibuat sebuah sistem akuisisi data 32-channel berbasis Field Programmable Gate Array FPGA untuk mengakuisisi dan memroses sinyal Electroencephalography EEG . Sistem akuisisi data yang dibangun menggunakan board PYNQZ1, dengan Xilinx ZYNQ XC7Z20-1CLG400C All Programmable System-on-Chip APSoCs yang dapat memberikan sebuah sistem tertanam dengan performa tinggi, karena memiliki kombinasi antara fleksibilitas serta versatility dari programmable logic PL dengan prosesor embedded atau programmable system PS dengan kecepatan tinggi. Sebagai pusat dari sistem akuisisi data yang dibangun, FPGA menerima, memproses, dan menyimpan data dari Front-End Analog to Digital Converter ADC ADS1299EEG-FE. Komunikasi data yang digunakan dalam sistem akuisisi data yang dibangun adalah Serial Peripheral Interface SPI dengan konfigurasi daisy-chain. Untuk bagian pemrosesan sinyal, penulis mengimplementasikan filter bandpass Butterworth dengan orde 5 dan Fast Fourier Transform FFT pada overlay dari PYNQ-Z1. Overlay merupakan desain FPGA yang dapat dikonfigurasi sehingga menghubungkan PS pada ZYNQ dengan PL, memberikan penulis kemampuan untuk mengendalikan secara langsung platform hardware memanfaatkan Python pada PS. Rerata dari error akurasi yang didapatkan dari hasil validasi adalah 1.34 dan kriteria performa Total Harmonic Distortion THD menghasilkan 0.0091 , dengan memanfaatkan NETECH MiniSIM EEG Simulator 330. Perbandingan dari sistem akuisisi data dengan Neurostyle NS-EEG-D1 System yang mengambil data EEG yang sama menghasilkan parameter korelasi gradien dengan 0.9818, y-intercept dengan -0.1803, dan R2 dengan 0.9742 berdasarkan analisis least square. Parameter tersebut memperlihatkan sistem akusisi data yang telah dibangun cukup, jika tidak setara, dengan sistem akuisisi data komersil dengan standar medis, yaitu Neurostyle NS-EEG-D1 System, karena dapat memastikan dan mempertahankan akurasi dengan konfigurasi frekuensi sampling yang lebih tinggi. ......This study proposes a novel Field Programmable Gate Array FPGA based 32 channel data acquisition system to acquire and process Electroencephalography EEG signal. The data acquisition system is utilizing PYNQ Z1 board, which is equipped with a Xilinx ZYNQ XC7Z020 1CLG400C All Programmable SoC APSoCs that can offer high performance embedded system because of the combination between the flexibility and versatility of the programmable logic PL and the high speed embedded processor or programmable system PS . As the core of the data acquisition system, the FPGA collect, process, and store the data based on Front End Analog to Digital Converter ADC ADS1299EEG FE. The communication protocol used in the data acquisition system is Serial Peripheral Interface SPI with daisy chain configuration. For the signal processing part, we implement a 5th order Butterworth bandpass filter and Fast Fourier Transform FFT directly on the PYNQ Z1 rsquo s overlay. The overlay are configurable FPGA design that extend the system from the PS of the ZYNQ to the PL, enabling us to control directly the hardware platform using Python running in the PS. The mean accuracy error obtained from validation result of the developed system is 1.34 and the Total Harmonic Distortion THD performance criterion resulting in 0.0091 , both of them validated with NETECH MiniSIM EEG Simulator 330. The comparison between the developed system with Neurostyle NS EEG D1 System acquiring the same EEG data shows correlation parameter gradient of 0.9818, y intercept with 0.1803, and R2 of 0.9742 based on the least square analysis. The parameter above indicates that the developed system is adequate enough, if not on a par, with the commercialized, medical grade EEG data acquisition system Neurostyle NS EEG D1 as it can assure and maintain accuracy with higher sampling frequency.

Abstrak :
Penerapan sistem embedded yang praktis dan portable menjadi salah satu tantangan saat ini. FPGA menawarkan perancangan sistem yang hemat daya, cepat, dan mudah dalam pengembangan lanjutan. Perancangan sistem cepat komunikasi secara serial dengan bluetooth low energy BLE pada FPGA dapat meningkatkan fleksibilitas, efisiensi daya, dan performa. Sistem komunikasi serial dengan metode UART akan diimplementasikan pada FPGA Xilinx Zynq-7000. FPGA akan diintegrasikan dengan Bluetooth low energy HM-10 dengan metode UART pada nilai baudrate yang tinggi. Enkripsi AES juga akan diimplementasikan pada FPGA dan diharapkan dapat menjamin aspek keamanan data. Pengujian sistem ini menunjukkan bahwa penggunaan baudrate yang tinggi pada bluetooth, selain dipengaruhi oleh latensi, dapat mempercepat transmisi data. Integrasi antara FPGA dengan Bluetooth low enery diharapkan mampu menjadi salah satu alternatif pengembangan sistem embedded yang efisien, mudah digunakan, dan praktis dengan komunikasi secara nirkabel. ......Implementation of an easy to use and portable embedded system is one of the challenges today. FPGA offers system design that is power efficient, fast, and easy in advanced development. Design of fast serial communication systems with low energy bluetooth BLE on FPGAs can improve flexibility, power efficiency, and performance. Serial communication system with UART method will be implemented on Xilinx Zynq 7000 FPGA. FPGA will be integrated with Bluetooth low energy HM 10 with UART method at high baudrate value. AES encryption will also be implemented on the FPGA and to ensure data security aspects. Result of this system shows that the use of high baudrate on bluetooth, besides influenced by latency, can speed up data transmission over bluetooth. Integration between FPGA and Bluetooth low enery can be an alternative to develop power efficient, easy to use, and flexible embedded system with wireless communication.

Abstrak :
Karakteristik saluran listrik yang sangat 'tidak bersahabat' untuk komunikasi menjadi masalah utama dalam implementasi yang memanfaatkan tegangan rendah 220 V/SO Hz di peru mahan atau perkantoran (In-Home PLC). Namun, dengan menggunakan beberapa teknik yang berhasil diterapkan di jaringan kabel lainnya seperti ADSL, kecepatan data yang berhasil dicapai oleh perangkat PLC hingga saat ini adalah 12 - 200 Mbps. Dalam penelitian ini dilakukan perancangan dan simulasi prosesor OFDM Baseband untuk prototipe modem PLC. Efisiensi penggunaan resource sangat dipengaruhi oleh perancangan blok IIFFT di mana pada penelitian ini dipilih IIFFT 64 titik radix-8. Perancangan cyclic prefix dan mapper di pengirim mampu menangani delay spread di kanal PLC. Dari hasil implementasi sistem OFDM baseband, dapat ditunjukkan kinerja prosesor. Masing-masing proses dilakukan melalui simulasi pada Modelsim 6.0 sehingga dari hasil sintesis diperoleh utilisasi resource FPGA yang menggunakan gerbang logika sebanyak 2.380, 4-input LUT sebanyak 9.343, dan flip-flop sebanyak 1.045. Hasil rancangan prosesor OFDM baseband dapat bekerja pada frekuensi maksimum 66,079 MHz.